Išplėstinė paieška
 
 
 
   
   
   
naudingas 0 / nenaudingas 0

Verilog HDL

  
 
 
1234567891011
Aprašymas

Įvadas. Kas tai yra HDL? Verilog HDL istorija. Pagrindiniai Verilog HDL populiarumo kriterijai. Pagrindiniai projektavimo principai. Komponento kūrimas. Laidų sujungimas. Hierarchiniai lygmenys. Apibendrinimas.

Ištrauka

Elektronikoje, HDL (hardware description language) – techninės įrangos aprašymo kalba, yra bet kokia kompiuterinė kalba, formaliai aprašanti elektrines grandines. Ji gali apibūdinti grandinės veikimą, jos konstrukciją ir organizaciją, bei sukurti testą grandinės veikimui patikrinti modeliavimo metu.
HDL yra elektroninės grandinės laikinės elgsenos ir (arba) erdvinio išsidėstymo struktūros išraiška, realizuojama tekstiniu aprašu. Taigi iš dalies HDL yra programavimo kalba. Tačiau esminis skirtumas yra tai, kad HDL sintaksė ir semantika turi tikslias notacijas laiko parametrams bei lygiagretiems procesams nusakyti. Kas yra pagrindiniai techninės įrangos atributai. Kalbos aprašančios tik grandinės sujungimus tarp hierarchinių blokų yra vadinamos "netlist" kalbomis.
Techninės įrangos aprašymo kalbos yra naudojamos parašyti vykdomąsias instrukcijas bet kokiam elementui (trigeriui, skaitliukui ir pan.). Šias instrukcijas apdoroja simuliatoriai, kurie interpretuoja užrašytų sakinių reikšmę, ir modeliuoja elementų veikimą. Kitaip sakant šie elementai yra imituojami virtualiai. Tai įgalina įrangos projektuotojus išbandyti jų sukurtus elementus negaminant realaus fizinio prototipo. Ši galimybė stipriai sumažina testavimo laiką bei išlaidas.
HDL kalbą interpretuoja ne tik simuliatoriai bet ir sintezatoriai. Sintezatorius priešingai nei simuliatorius ne imituoja elemento veikimą, o sugeneruoja elemento junginių sąrašą (netlist) interpretuodamas elemento elgsenos aprašymą ir nepaisydamas jokių aprašytų laiko parametrų.
Pirmoji techninės įrangos aprašymo kalba buvo ISP, sukurta apie 1977 metus "Carnegie Mellon" universitete. Tačiau ISP buvo panašesnė į programinės įrangos kūrimo kalbą naudojama apibūdinti architektūrinius ryšius tarp įėjimų ir išėjimų. Todėl šią kalbą galėjo naudoti simuliatoriai tačiau ne sintezatoriai. 1983 metais ‚Data-I/O" pristatė ABEL. Ši kalba buvo skirta aprašyti programuojamus loginius įrenginius ir pagrinde naudojama kuriant galutinę įtaiso struktūrą. Bei 1987 metais Jungtiniu Amerikos Valstijų gynybos departamento užsakymu buvo sukurta VHDL (Very High Speed Integrated Circuit HDL).

Verilog HDL istorija prasideda nuo 1985 metų, kai kompanija "Gateway Design Automation" sukūrė simuliatorių Verilog-XL, o kartu su juo ir pačią techninės įrangos aprašymo kalbą. 1989 metais šią kompaniją nusipirko "Cadence Design Systems" taip įgydami visas autorines teises į Verilog-XL simuliatorių bei Verilog HDL.
Stipriai populiarėjant atvirojo standarto IEEE kalbai VHDL, "Cadence" kompanija nusprendė kad Verilog kalbą reikia padaryti prieinamą atviriems standartams. Šiuo tikslu Verilog kalba buvo patalpinta į viešą domeną "Open Verilog International" (dabar žinoma vardu Accellera). Tuomet ši kalba buvo pritaikyta IEEE standartam ir 1995 metais tapo IEEE standartu 1364-1995 ir žinoma kaip Verilog-95.
2001 metais buvo išleisti papildymai, kurie padengę IEEE standartizuotos Verilog kalbos trukumus, kuriuos vartotojai pastebėjo tarp originalaus Verilog kalbos standarto. Šie papildymai tapo IEEE standartu 1364-2001 ir žinomas kaip Verilog 2001.
2005 metais buvo išleisti nauji papildymai, kurie buvo skirti smulkiems pataisymams (IEEE 1364-2005 standartas žinomas kaip Verilog 2005). Ryškesni kalbos patobulinimai buvo padaryti kaip atskiras projektas System Verilog. Bei naujausia kalbos versija, kurioje yra įdiegtas analoginių ir maišytų signalų modeliavimo palaikymas, yra pavadinta Verilog-AMS. ...

Rašto darbo duomenys
Tinklalapyje paskelbta2007-03-20
DalykasKompiuterių referatas
KategorijaInformatika >  Kompiuteriai
TipasReferatai
Apimtis9 puslapiai 
Literatūros šaltiniai8
Dydis67.18 KB
AutoriusMindaugas
Viso autoriaus darbų1 darbas
Metai2007 m
Klasė/kursas3
Mokytojas/DėstytojasArūnas Vrubliauskas
Švietimo institucijaKauno Technologijos Universitetas
FakultetasInformatikos fakultetas
Failo pavadinimasMicrosoft Word Verilog HDL [speros.lt].doc
 

Komentarai

Komentuoti

 

 
[El. paštas nebus skelbiamas]

 
 
  • Referatai
  • 9 puslapiai 
  • Kauno Technologijos Universitetas / 3 Klasė/kursas
  • Arūnas Vrubliauskas
  • 2007 m
Ar šis darbas buvo naudingas?
Taip
Ne
0
0
Pasidalink su draugais
Pranešk apie klaidą